Dr. Cuauhtémoc Rafael Aguilera Galicia

Doctor en Ciencias de la Ingeniería (ITESO); maestro en Electrónica Industrial (ITESO); licenciado en Ingeniería en Comunicaciones y Electrónica (Universidad de Guanajuato).
 

En ITESO, profesor investigador, coordinador docente del área Sistemas Digitales, coordinador de la Maestría en Diseño Electrónica; coordinador de la especialidad en Diseño de Circuitos Integrados.
 

• I. MARTINEZ-FLORES, J. CHAVEZ-HURTADO, E. MARTINEZ-GUERRERO, AND C. AGUILERA-GALICIA, “Setup Time Optimization of a TSPC D Flip-Flop in TSMC 0.18 um CMOS for High-Speed SAR ADC Applications,” presented at the IEEE Latin American Electron Devices Conference (LAEDC), Guadalajara, Mexico: IEEE, Oct. 2025.
• DAVILA-VELARDE, R.; RAMOS-CONTRERAS, R.; PIZANO-ESCALANTE, L.; LONGORIA-GANDARA, O.; AGUILERA-GALICIA, C., “Application-Specific Integrated Circuit of an Inter-IC Sound Digital Filter for Audio Systems”. Appl. Sci. 2023, 13, 8182. https://doi.org/ 10.3390/app13148182.
• SÁNCHEZ-HERNÁNDEZ, F.; MARTÍNEZ-GUERRERO, E.; ARAUJO-PALOMO, E.; AGUILERA-GALICIA, C. R.; CHÁVEZ-HURTADO, J. L.; LÓPEZ-CÁRDENAS, P.G. “Development of a Biosensor for the Detection of Glucose Levels in Saliva Based on the Oxidation and Detection of Hydrogen Peroxide,” presented at the IEEE Latin American Electron Devices Conference, Puebla Mexico, Jul. 2023.
• AGUILERA-GALICIA, C.R.; LONGORIA-GANDARA, O.; PIZANO-ESCALANTE, L.; VÁZQUEZ-CASTILLO, J.; SALIM-MAZA, M. “On-chip implementation of a low-latency bit-accurate reciprocal square root unit”. Integration, the VLSI Journal, vol. 63, pp. 9–17, Sep. 2018. (ISSN: 0167-9260; published online: 26 May 2018; DOI: 10.1016/j.vlsi.2018.04.016).
• AGUILERA-GALICIA, C.R.; LONGORIA-GANDARA, O.; GUZMÁN-RAMOS, O.A.; PIZANO-ESCALANTE, L. “IEEE-754 half-precision floating-point low-latency reciprocal square root IP-core”, in IEEE Latin American Conf. on Communications, Guadalajara, Mexico, Nov. 2018, vol. 1, pp. 1–6. (ISSN: 2330-989X; p-ISBN: 978-1-5386-6755-2; e-ISBN: 978-1-5386-6754-5; DOI: 10.1109/LATINCOM.2018.8613254).
• AGUILERA-GALICIA, C.R.; LONGORIA-GANDARA, O.; PIZANO-ESCALANTE, L. “Half-precision floating-point multiplier IP core based on 130 nm CMOS ASIC technology," in IEEE Latin American Conf. on Communications, Guadalajara, Mexico, Nov. 2018, vol. 1, pp. 1–5. (ISSN: 2330-989X; p-ISBN: 978-1-5386-6755-2; e-ISBN: 978-1-5386-6754-5; DOI: 10.1109/LATINCOM.2018.8613231).
   

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